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PIANO DEL CORSO (TENTATIVO): LE DATE SONO PURAMENTE INDICATIVE E RELATIVE ALL'IPOTETICO SVOLGIMENTO REGOLARE DELLE LEZIONI. NOTA: (MI E' STATO CHIESTO...) LA NUMERAZIONE DELLE LEZIONI SI RIFERISCE SOLO ALL'ARGOMENTO, NON IMPLICA IN ALCUN MODO LO SVOLGIMENTO IN UN CERTO ORDINE. |
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NOTA: lo svolgimento effettivo verra' aggiornato settimanalmente.
RIFERIMENTI BIBLIOGRAFICI: (PHRV1)
D.A. Patterson, J.L. Hennessy,
"Computer Organization and Design RISC-V Edition: The Hardware Software Interface",
Morgan Kaufman/Elsevier, 2017, ISBN 978-0128122754 (versione italiana: D.A. Patterson, J.L. Hennessy,
"Struttura e progetto dei calcolatori. Progettare con RISC-V" 1^a edizione ITALIANA, Zanichelli, 2019, ISBN 9788808820594)
(CORSINI) P. Corsini, "Dalle porte AND, OR, NOT al sistema calcolatore", Edizioni ETS, 2020, ISBN 9788846759351
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 LEZIONE #01 del 04-Ott-2022 (08:30-10:00)
| Introduzione generale. Progettazione logica -- tecnologia CMOS: porte NOT, NAND, NOR, porta di transito (circuito CMOS); ritardi di propagazione, caratteristica ingresso uscita, margini di rumore.
| | | RIFERIMENTI BIBLIOGRAFICI:
PHRV1: CAP. 1.2 (Otto grandi idee sull'architettura dei calcolatori)
PHRV1: CAP. 1.3 (Cosa c'è dietro un programma)
PHRV1: CAP. 1.5 (Componenti di un calcolatore)
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LEZIONE #02 del 05-Ott-2022 (08:30-09:15)
| Richiami di algebra booleana. Progettazione logica: forme standard di funzioni booleane e mappe di Karnaugh.
| | | RIFERIMENTI BIBLIOGRAFICI:
PHRV1: APPENDICE A.2 (Gates, Truth Tables, and Logic Equations)
CORSINI: Paragrafo 2.8 (Mappe di Karnaugh)
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LEZIONE #03 del 05-Ott-2022 (09:15-10:00)
| Reti combinatorie notevoli: Decoder, Encoder, Encoder con priorita', Multiplexer, Demultiplexer, Look-Up-Table (LUT); Full/Half Adder.
Realizzazione di semplice ALU.
| | | RIFERIMENTI BIBLIOGRAFICI:
PHRV1: APPENDICE A.3 (Combinational Logic)
PHRV1: APPENDICE A.12 (Field Programmable Devices)
PHRV1: APPENDICE A.5 (Constructing a Basic Arithmetic Logic Unit)
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LEZIONE #04 del 06-Ott-2022 (08:30-09:15)
| Introduzione ai linguaggi di descrizione dell'hardware (HDL): Verilog.
(PARTE A)
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ESERCITAZIONE/LAB #01 del 06-Ott-2022 (09:15-10:00)
| Esercizi con Verilog e su Reti Logiche
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LEZIONE #04 del 11-Ott-2022 (08:30-09:15)
| Realizzazione di un semplice processore con architettura RISC-V in Verilog
(PARTE B)
| | | RIFERIMENTI BIBLIOGRAFICI:
PHRV1: APPENDICE A.8 (Registers)
PHRV1: CAP. 4.1 (Il Processore)
PHRV1: CAP. 4.2 (Convenzioni del progetto logico)
PHRV1: CAP. 4.3 (Realizzazione del datapath)
PHRV1: CAP. 4.4 (Uno schema semplice di implementazione)
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LEZIONE #05 del 11-Ott-2022 (09:15-10:00)
| Introduzione alle reti sequenziali: latch e flip-flop SR, clocked-SR, SR-master-salve, D-latch, D-edge-triggered e loro realizzazioni transistor-level.
(PARTE A)
| | | RIFERIMENTI BIBLIOGRAFICI:
PHRV1: APPENDICE A.7 (Clocks)
PHRV1: APPENDICE A.8 (Memory Elements: Flip-Flops, Latches, and Registers)
PHRV1: APPENDICE A.10 (Finite-State Machines)
PHRV1: APPENDICE A.11 (Timing Methodologies)
CORSINI: Paragrafo 3.2 (Dall'anello al latch SR)
CORSINI: Paragrafo 3.5 (Il D-latch e il D flip-flop)
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LEZIONE #05 del 12-Ott-2022 (08:30-09:15)
| Introduzione alle reti sequenziali: latch e flip-flop SR, clocked-SR, SR-master-salve, D-latch, D-edge-triggered e loro realizzazioni transistor-level.
(PARTE B)
| | | RIFERIMENTI BIBLIOGRAFICI:
PHRV1: APPENDICE A.7 (Clocks)
PHRV1: APPENDICE A.8 (Memory Elements: Flip-Flops, Latches, and Registers)
PHRV1: APPENDICE A.10 (Finite-State Machines)
PHRV1: APPENDICE A.11 (Timing Methodologies)
CORSINI: Paragrafo 3.2 (Dall'anello al latch SR)
CORSINI: Paragrafo 3.5 (Il D-latch e il D flip-flop)
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LEZIONE #06 del 12-Ott-2022 (09:15-10:00)
| Reti sequenziali -- Macchine di Mealy e di Moore: modelli VERILOG e sintesi classica. Flip-Flop JK e T.
(PARTE A)
| | | RIFERIMENTI BIBLIOGRAFICI:
CORSINI: Paragrafo 5.4 (Modelli di base per le reti sequenziali sincronizzate: il modello di Moore)
CORSINI: Paragrafo 5.6 (Il riconoscitore di sequenza 11, 01, 10)
CORSINI: Paragrafo 5.7 (Modelli di base per le reti sequenziali sincronizzate: il modello di Mealy)
CORSINI: Paragrafo 5.8 (Modelli di base per le reti sequenziali sincronizzate: il modello di Mealy Ritardato)
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ESERCITAZIONE/LAB #02 del 13-Ott-2022 (08:30-10:00)
| Esercizi da compiti precedenti (Mealy e Moore)
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LEZIONE #06 del 18-Ott-2022 (08:30-09:15)
| Contatori: Ripple, Serial Carry, Parallel Carry, Ring Counter; Sommatore Parallelo con riporto seriale con riporto look-ahead
(PARTE B)
| | | RIFERIMENTI BIBLIOGRAFICI:
CORSINI: Paragrafo 5.5 (Il flip-flop JK)
PHRV1: APPENDICE A.6 (Faster Addition: Carry-Lookahead)
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LEZIONE #07 del 18-Ott-2022 (09:15-10:00)
| Principi dei microprocessori RISC. Formati di istruzioni e istruzioni base, modalita' di indirizzamento
(PARTE A)
| | | RIFERIMENTI BIBLIOGRAFICI:
PHRV1: CAP. 2.2 (Operazioni svolte dall'hardware del calcolatore)
PHRV1: CAP. 2.3 (Operandi dell'hardware del calcolatore)
PHRV1: CAP. 2.4 (Numeri con e senza segno)
PHRV1: CAP. 2.5 (Rappresentazione delle istruzioni nel calcolatore)
PHRV1: CAP. 2.6 (Operazioni logiche)
PHRV1: CAP. 2.7 (Istruzioni per prendere decisioni)
PHRV1: CAP. 2.9 (Comunicare con le persone)
PHRV1: CAP. 2.10 (Indirizzamento RISC-V di un campo immediato e un indirizzo ampio)
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LEZIONE #07 del 19-Ott-2022 (08:30-10:00)
| Principi dei microprocessori RISC. Formati di istruzioni e istruzioni base, modalita' di indirizzamento
(PARTE B)
| | | RIFERIMENTI BIBLIOGRAFICI:
PHRV1: CAP. 2.2 (Operazioni svolte dall'hardware del calcolatore)
PHRV1: CAP. 2.3 (Operandi dell'hardware del calcolatore)
PHRV1: CAP. 2.4 (Numeri con e senza segno)
PHRV1: CAP. 2.5 (Rappresentazione delle istruzioni nel calcolatore)
PHRV1: CAP. 2.6 (Operazioni logiche)
PHRV1: CAP. 2.7 (Istruzioni per prendere decisioni)
PHRV1: CAP. 2.9 (Comunicare con le persone)
PHRV1: CAP. 2.10 (Indirizzamento RISC-V di un campo immediato e un indirizzo ampio)
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ESERCITAZIONE/LAB #03x del 20-Ott-2022 (08:30-09:15)
| Ripasso sui Testbench per il Verilog
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ESERCITAZIONE/LAB #03 del 20-Ott-2022 (09:15-10:00)
| Esercizi con Verilog e su Reti Logiche
(parte A)
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LEZIONE #14 del 25-Ott-2022 (08:30-09:15)
| Esempio di complessita' interna dei chip: timer 8254
| | | RIFERIMENTI BIBLIOGRAFICI:
COLLEGAMENTO CPU-TIMER
CORSINI: Paragrafo 7.10 (Struttura e gestione di un timer)
Riferimento (opzionale): INTEL, "82C84, CHMOS Programmable Interval Timer", datasheet
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LEZIONE #15 del 25-Ott-2022 (09:15-10:00)
| | | | RIFERIMENTI BIBLIOGRAFICI:
CORSINI: Paragrafo 6.10 (Struttura interna di semplici interfacce seriali start/stop)
Riferimento (opzionale): TEXAS_INSTRUMENTS, "TL16C552A, dual asynchronous communication element with FIFO", datasheet
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ESERCITAZIONE/LAB #06 del 26-Ott-2022 (08:30-10:00)
| | PRESENTAZIONE/SLIDES/VIDEO:
IN PREPARAZIONE | | RISORSE:
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ESERCITAZIONE/LAB #07A del 27-Ott-2022 (08:30-10:00) - Dr. M. Procaccini
| Esercizi su gestione dell'I/O.
(PARTE A)
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01-Nov-2022: Nessuna Lezione
Tutti i Santi
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ESERCITAZIONE/LAB #03B del 02-Nov-2022 (08:30-10:00) - Dr. M. Procaccini
| Esercizi con Verilog da compiti
(Contatori)
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ESERCITAZIONE/LAB #13 del 03-Nov-2022 (08:30-10:00) - Dr. M. Procaccini
| Esercizi di preparazione al compito (verilog; produttore/consumatore).
(PARTE A)
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ESERCITAZIONE/LAB #13 del 08-Nov-2022 (08:30-10:00) - Dr. M. Procaccini
| Esercizi di preparazione al compito (verilog; produttore/consumatore).
(PARTE B)
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09-Nov-2022: Nessuna Lezione
PAUSA PER PREPARAZIONE COMPITINO |
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10-Nov-2022 - COMPITINO (08:30-10:00)
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LEZIONE #08 del 15-Nov-2022 (08:30-10:00)
| Assembly: chiamata a funzione.
(PARTE A)
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LEZIONE #08 del 16-Nov-2022 (08:30-09:15)
| Assemblatore a due passate. Principali direttive dell'assemblatore. Chiamata a servizi di sistema. Caricamento, collegamento di moduli multipli.
(PARTE B)
Programma fattoriale_riscv.s.
| | | RIFERIMENTI BIBLIOGRAFICI:
PHRV1: CAP. 2.13 (Un esempio riassuntivo in linguaggio C)
PHRV1: CAP. 2.14 (Confronto fra vettori e puntatori)
PHRV1: CAP. 2.12 (Tradurre ed avviare un programma)
Riferimento (opzionale): A. Waterman, K. Asanovic, The RISC-V Instruction Set Manual
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LEZIONE #10 del 16-Nov-2022 (09:15-10:00)
| Standard IEEE-754 per il floating-point. Supporto floating point nel processore
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ESERCITAZIONE/LAB #04 del 17-Nov-2022 (08:30-10:00)
| Sviluppo di programmi RISC-V su simulatore (PARTE A - esercizi 1 e 2)
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LEZIONE #09 del 22-Nov-2022 (08:30-09:15)
| Equazione delle prestazioni. Valutazione delle prestazioni, set di benchmark SPEC. Legge di Amdahl.
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LEZIONE #11 del 22-Nov-2022 (09:15-10:00)
| Eccezioni e interrupt. Routine di gestione dell'interrupt. Interrupt precisi e imprecisi. (PARTE A)
| | | RIFERIMENTI BIBLIOGRAFICI:
PHRV1: CAP. 4.9 (Le eccezioni)
PHRV1: CAP. 5.14 (Un caso reale: il resto del sistema RISC-V e le istruzioni speciali)
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LEZIONE #11 del 23-Nov-2022 (08:30-09:15)
| Eccezioni e interrupt. Routine di gestione dell'interrupt. Interrupt precisi e imprecisi. (PARTE B)
| | | RIFERIMENTI BIBLIOGRAFICI:
PHRV1: CAP. 4.9 (Le eccezioni)
PHRV1: CAP. 5.14 (Un caso reale: il resto del sistema RISC-V e le istruzioni speciali)
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LEZIONE #12 del 23-Nov-2022 (09:15-10:00)
| Tipi di bus. Protocollo di scambio sincrono e asincrono. Arbitraggio (master/slave, daisy-chain). Cenni a bus PCI.
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ESERCITAZIONE/LAB #12 del 24-Nov-2022 (08:30-10:00)
| Esercizi su floating point, instrumentazioni e funzioni ricorsive.
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LEZIONE #13 del 29-Nov-2022 (08:30-09:15)
| Requisiti dei sistemi di I/O; Pilotare i dispositivi: tecniche a polling, interrupt, DMA
| | | RIFERIMENTI BIBLIOGRAFICI:
CORSINI: Paragrafo 6.7 (Visione funzionale delle interfacce e loro gestione a controllo di programma)
CORSINI: Paragrafo 6.8 (Considerazioni sulla gestione dello spazio di I/O in un linguaggio ad alto livello)
CORSINI: Paragrafo 7.8 (Il sottosistema {controllore,sorgenti di interruzioni esterne})
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LEZIONE #16 del 29-Nov-2022 (09:15-10:00)
| Tipi di memoria. Differenza fra SRAM e DRAM. Ciclo di lettura e di scrittura in DRAM. (PARTE A)
| | | RIFERIMENTI BIBLIOGRAFICI:
PHRV1: CAP. 5.1 (Grande e veloce: la gerarchia di memoria)
PHRV1: CAP. 5.2 (Tecnologie delle memorie)
Note sul sistema di memoria
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LEZIONE #16 del 30-Nov-2022 (08:30-09:15)
| Tipi di memoria. Differenza fra SRAM e DRAM. Ciclo di lettura e di scrittura in DRAM. (PARTE B)
| | | RIFERIMENTI BIBLIOGRAFICI:
PHRV1: CAP. 5.1 (Grande e veloce: la gerarchia di memoria)
PHRV1: CAP. 5.2 (Tecnologie delle memorie)
Note sul sistema di memoria
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LEZIONE #17 del 30-Nov-2022 (09:15-10:00)
| Gerarchia di Memoria e Principio di Localita'. Architettura delle cache: cache ad accesso diretto. Parametri caratterizzanti il funzionamento delle cache.
(PARTE A)
| | | RIFERIMENTI BIBLIOGRAFICI:
PHRV1: CAP. 5.3 (Principi base delle memorie cache)
Note sulla cache
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ESERCITAZIONE/LAB #07B del 01-Dic-2022 (08:30-09:15)
| Esercizi su gestione dell'I/O.
(PARTE B)
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ESERCITAZIONE/LAB #07C del 01-Dic-2022 (09:15-10:00)
| Esercizi su puntatori.
(PARTE C)
| | | RISORSE:
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LEZIONE #17 del 06-Dic-2022 (08:30-09:15)
| Cache associative. Cache su piu' livelli. Dipendenza delle prestazioni di un calcolatore dalla cache.
(PARTE B)
| | | RIFERIMENTI BIBLIOGRAFICI:
PHRV1: CAP. 5.4 (Come misurare e migliorare le prestazioni di una cache)
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LEZIONE #19 del 06-Dic-2022 (09:15-10:00)
| Memoria Virtuale: meccanismi hardware per supportarla. Paginazione a 2 o piu' livelli e a tabella inversa. TLB: Translation Lookaside Buffer.
| | | RIFERIMENTI BIBLIOGRAFICI:
PHRV1: CAP. 5.7 (Memoria Virtuale)
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LEZIONE #20 del 07-Dic-2022 (08:30-10:00)
| Processori con pipeline. Risoluzione dei conflitti di pipeline. Limiti della pipeline e cenni ai processori superscalari.
| | | RIFERIMENTI BIBLIOGRAFICI:
PHRV1: CAP. 4.5 (Introduzione alla pipeline)
PHRV1: CAP. 4.6 (Unità di controllo e datapath pipelinizzati)
PHRV1: CAP. 4.7 (Hazard sui dati: propagazione e stallo)
PHRV1: CAP. 4.8 (Hazard sul controllo)
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08-Dic-2022: Nessuna Lezione
Immacolata Concezione
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ESERCITAZIONE/LAB #08 del 13-Dic-2022 (08:30-09:15)
| Esercizi su cache.
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ESERCITAZIONE/LAB #09 del 13-Dic-2022 (09:15-10:00)
| Esercizi sulle cache e assembly.
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ESERCITAZIONE/LAB #05 del 14-Dic-2022 (08:30-10:00) - Dr. M. Procaccini
| Esercizi su assembly.
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ESERCITAZIONE/LAB #14 del 15-Dic-2022 (08:30-10:00)
| Sviluppo di programmi assembly su simulatore.
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20-Dic-2022 - COMPITINO (08:30-10:00)
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