il 26-10-2022 ore 8:30 aula 145 si terrà il seminario della ditta SECO, produttori di hardware ad Arezzo: https://seco.com
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INIZIO CORSO
Questo corso inizia (regolarmente, in presenza) il 04/10/2022 alle ore 08:30.
Il corso si svolge in presenza. Per coloro che non possono seguire in presenza, è possibile presentare il programma 2020-21 di cui sono anche disponibili le videolezioni sul sito: SITO ARCHITETTURA DEI CALCOLATORI 2020-21.
VIDEOLEZIONI 2020-21 DISPONIBILI DIRETTAMENTE ANCHE SUL SITO 2022-23 (07-09-2022)
Sono da oggi 07-09-2022 disponibili le videolezioni 2020-21 anche su questo sito per maggiore convenienza a reperirle.
Nota: tali videolezioni sono la ricombinazione di lezioni relative all'orario e allo svolgimento dell'anno accademico 2020-21, quindi: i contenuti restano altrettanto validi, ma potrebbero essere "diluiti" in maniera diversa; in particolare, la durata delle lezioni può non corrispondere esattamente e qualche argomento quest'anno è stato eliminato
Per chiarimenti o dubbi far riferimento al docente.
ALTRE NOTIZIE
RISC-V
Questo è il quarto anno accademico (dal 2019-20) in cui si fa riferimento al processore RISC-V anziche' al processore MIPS: RISC-V e' una iniziativa OPEN-SOURCE,
lanciata dall'Universita' di Berkeley e oggi diventata uno standard mondiale ben supportato sia dal mercato che dai libri di testo del Patterson-Hennessy.
"Fino a poco tempo fa i programmatori potevano fare affidamento sul lavoro dei progettisti di architetture e di compilatori e su quello dei produttori di chip per
rendere piu' veloci e piu' efficienti a livello energetico i propri programmi senza il bisogno di apportare alcuna modifica.
Questa epoca e' finita: affinche' un programma possa essere eseguito piu' velocemente deve diventare un programma parallelo.
La tecnologia moderna richiede che i professionisti di ogni settore dell'informatica conoscano sia il software sia l'hardware,
la cui interazione ai vari livelli offre la chiave per capire i principi fondamentali dell'elaborazione.",
D.A. Patterson, J.L. Hennessy (TURING AWARD 2018).
LINUX SU RISC-V IN 5000 LINEE DI VERILOG (02-03-2020)
Sperando che possa essere utile per lo studio della pipeline e' stato realizzato il simulatore
WebRISC-V.
Appendice A del Patterson-Hennessy RISC-V 1^ed.
L'appendice A (che comprende diversi argomenti di progettazione digitale e Verilog) si trova su
questo sito,
insieme a vario altro materiale complementare di tale testo. Questo e' il
link diretto alla parte di Basic Logic Design.
Materiale delle edizioni precedenti di questo insegnamento
Il materiale degli anni precedenti e' sempre disponibile attraverso questa pagina
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